< 3/31>SCUユーザーズマニュアル/1.3 SCUレジスタマップ

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SCUユーザーズマニュアル／第１章　概要

■1.3　SCUレジスタマップ

　図1.6に、SCUのレジスタマップを示します。SCUレジスタは、SCUマッピング領域中、最上位アドレスに割り当てられており、図1.3に示したとおり208byteのエリアを確保してあります。また、次より各レジスタ領域のマップを示します。

**図1.6　SCUレジスタマップ**
２５ＦＥ００００H	レベル−０　ＤＭＡセットレジスタ	32byte
２５ＦＥ００２０H	レベル−１　ＤＭＡセットレジスタ	32byte
２５ＦＥ００４０H	レベル−２　ＤＭＡセットレジスタ	32byte
２５ＦＥ００６０H	未　使　用	16byte
２５ＦＥ００７０H	未　使　用	16byte
２５ＦＥ００８０H	ＤＳＰプログラム制御ポート	4byte
２５ＦＥ００８４H	ＤＳＰプログラムＲＡＭデータポート	4byte
２５ＦＥ００８８H	ＤＳＰデータＲＡＭアドレスポート	4byte
２５ＦＥ００８ＣH	ＤＳＰデータＲＡＭデータポート	4byte
２５ＦＥ００９０H	タイマ０　コンペアレジスタ	4byte
２５ＦＥ００９４H	タイマ１　セットデータレジスタ	4byte
２５ＦＥ００９８H	タイマ１　モードレジスタ	4byte
２５ＦＥ００９ＣH	未　使　用	4byte
２５ＦＥ００Ａ０H	割り込みマスクレジスタ	4byte
２５ＦＥ００Ａ４H	割り込みステータスレジスタ	4byte
２５ＦＥ００Ａ８H	Ａ−Ｂｕｓ割り込みアクノリッジ	4byte
２５ＦＥ００ＡＣH	未　使　用	4byte
２５ＦＥ００Ｂ０H	Ａ−Ｂｕｓ設定レジスタ	8byte
２５ＦＥ００Ｂ８H	Ａ−Ｂｕｓリフレッシュレジスタ	4byte
２５ＦＥ００ＢＣH	未　使　用	8byte
２５ＦＥ００Ｃ４H	ＳＣＵ　ＳＤＲＡＭ選択レジスタ	4byte
２５ＦＥ００Ｃ８H	ＳＣＵ　バージョンレジスタ	4byte
２５ＦＥ００ＣＣH	未　使　用	4byte

注　意 ・未使用領域へのアクセス（リード/ライト）は、禁止です。 ・SCUレジスタへのアクセスは必ずキャッシュスルーアドレスを使用してください。

　◆レベル2-0DMAセットレジスタ

注　意	・未使用領域へのアクセス（リード/ライト）は、禁止です。・SCUレジスタへのアクセスは必ずキャッシュスルーアドレスを使用してください。

　図1.7に、レベル2-0DMAセットレジスタのマップを示します。このレジスタには、 DMA転送に必要なパラメータが格納されています。SCUレジスタマップ(図1.6) にもあるようにDMAレベルが3種類あります(レベル0からレベル2)ので、図1.7のアドレスは相対アドレスにて表しています。

図1.7　レベル2-0DMAセットレジスタマップ

bit
31

24

23

16

15

8

7

0

+00H − 読み込みアドレス(バイト単位)(R/W)

+04H − 書き出しアドレス(バイト単位)(R/W)

+08H 書き出しアドレス(バイト単位)(R)

+0CH − １ − ２

+10H − ３ − ４

+14H − ５ − ６ − ７ − ８

+18H −

+1CH −

図中

読み込みアドレス加算値 書き出しアドレス加算値 DMA許可ビット(=0:Disable/=1:Enable) DMA起動ビット DMAモードビット 読み込みアドレス更新ビット(=0:保持/=1:更新 書き出しアドレス更新ビット(=0:保持/=1:更新) DMA起動要因選択ビッ

　◆DSPプログラム制御ポート

　図1.10に、DSPプログラム制御ポートのマップを示します。DSPのコントロールレジスタです。また、DSPの動作開始アドレスや終了アドレスも格納しています。

図1.10　DSPプログラム制御ポートマップ

bit	31					26		24	23							16	15								7							０
25FE0080H	−					１	２	−	３	４	５	６	７	８	９	10	11	−							プログラムRAM アドレス

図中

EX=1時の一時停止解除(=0:非実行/=1:実行) EX=1時の一時停止実行(=0:非実行/=1:実行) D0バス使用DMA転送実行フラグ サインフラグ ゼロフラグ キャリーフラグ オーバーフローフラ プログラム終了割り込みフラ プログラムステップ実行制御ビット(=0:非実行/=1:実行 プログラム実行制御(=0:/=1:) プログラムカウンタロード許可(=0:非実行/=1:実行)

　◆DSPプログラムRAMデータポート

　図1.11に、DSPプログラムRAMデータポートのマップを示します。CPUからDSP へ、プログラムデータを転送するときの仲介として使用します。

図1.11　DSPプログラムRAMデータポートマップ

bit
31
　
　
　
　
26
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
　

7
　
　
　
　
　
　
０

25FE0084H プログラムRAMデータ(W)

　◆DSPデータRAMアドレスポート

　図1.12に、DSPデータRAMアドレスポートのマップを示します。CPUからDSP内部のデータRAMをアクセスする際のデータRAMアドレスを指定します。

図1.12　DSPデータRAMアドレスポートマップ

bit
31
　
　
　
　
26
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
　

7
　
　
　
　
　
　
０

25FE0088H − データRAM
アドレス

　◆DSPデータRAMデータポート

　図1.13に、DSPデータRAMデータポートのマップを示します。DSPデータRAM アドレスポートで示されたアドレスの内容が格納されます。CPUから書き出すと DSPのデータRAMへ格納され、CPUから読み込むとDSPの内部RAMのデータを取り出すことができます。

図1.13　DSPデータRAMデータポートマップ
bit
31
　
　
　
　
26
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
　

7
　
　
　
　
　
　
０

25FE008CH データRAMデータ(W)

　◆タイマ0コンペアレジスタ

　図1.14に、タイマ0コンペアレジスタのマップを示します。タイマ0は、 V-ブランク-IN割り込み(2.2項、割り込み制御参照)と同期をとり、割り込みを発生させます。動作は2.2項で、レジスタの内容は第3章で説明します。

図1.14　タイマ0コンペアレジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
９
　

　
　
　
　
　
　
　
０

25FE0090H − カウンタ値

　◆タイマ1セットデータレジスタ

　図1.15に、タイマ1セットデータレジスタのマップを示します。タイマ1は、 H-ブランク-IN割り込み(2.2項、割り込み制御参照)でデータセットされ、7MHz 周期でデクリメント、データが0になると割り込みが発生します。動作は2.2項で、レジスタの内容は第3章で説明します。

図1.15　タイマ1セットデータレジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
８

　
　
　
　
　
　
　
０

25FE0094H − セットデータ

　◆タイマ1モードレジスタ

　図1.16に、タイマ1モードレジスタのマップを示します。このレジスタは、タイマ1をどのタイミングで発生させるかを指定するものです。動作は2.2項で、レジスタの内容は第3章で説明します。

図1.16　タイマ1モードレジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
８

　
　
　
　
　
　
　
０

25FE0098H − １ − ２

　図中、

　1.タイマ１モードビット

　　　=0:毎ライン発生

　　　=1:タイマ０で指定したラインのみ発生

　2.タイマ動作イネーブルビット

　　　=0:タイマ動作ＯＦＦ

　　　=1:タイマ動作Ｏ　Ｎ

　◆割り込みマスクレジスタ

　図1.17に、割り込みマスクレジスタのマップを示します。このbitが0の時は割り込みをマスクせず、要求に応じて割り込みを発生させます。また、1の時は割り込みをマスクするため、割り込みは発生しません。bit0(図中、番号15)から bit13(図中、番号2)までの詳細については第3章で詳しく説明します。

図1.17　割り込みマスクレジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

15
　
　
　
　
　
　
　

　
　
　
　
　
　
　
０

25FE00A0H − １ − ２３４５６７８９ 10 11 12 13 14 15

　図中、

　1.A-Bus割り込みビット

　2〜15.割り込みマスクビット

　◆割り込みステータスレジスタ

　図1.18に、割り込みステータスレジスタのマップを示します。このレジスタは、読み書き可能なレジスタで、読み出し時、ビットデータが0の場合、割り込みが発生していないこと、1の場合、割り込みが発生していることを表します。書き込み時は、0を書き込むと割り込みをリセットし、1を書き込むと今の割り込み状態を保持します。このレジスタの詳細については、第3章で詳しく説明します。

図1.18　割り込みステータスレジスタマップ
bit
31
　
　
　
　
　
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
8

7
　
　
　
　
　
　
0

25FE00A4 １２３４５６７８９ 10 11 12 13 14 15 16 − 17 18 19 20 21 22 23 24 25 26 27 28 29 30

　図中、

　1〜30.割り込みステータスビット

　◆A-Bus割り込みアクノリッジレジスタ

　図1.19に、A-Bus割り込みアクノリッジのマップを示します。このビットは読み書き可能なビットで、読み込み時と書き出し時で意味が違います。詳細は第3章で説明します。

図1.19　A-Bus割り込みアクノリッジレジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
０

25FE00A8H − １

　図中、

　1.READ:A-Bus割り込みアクノリッジ有効ビット(=0:無効/=1:有効)

　　WRITE:A-Bus割り込みアクノリッジ有効ビット(=0:無効/=1:有効)

　◆A-Bus設定レジスタ

　図1.20に、A-Bus設定レジスタのマップを示します。それぞれの先読み有効ビット、プリチャージ挿入ビット、外部ウェイト有効ビットは0で無効、1で有効となります。詳細は第3章で説明します。

図1.20　A-Bus設定レジスタマップ

bit
31
　
　
　
　
　
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
8

7
　
　
　
　
　
　
0

25FE00B0 − ２３４５６７８９ 10 11 12 13 14 − 15 − 17 18 19 20 21 22 23 24 25 26 27 28 29 − 30

25FE00B4 − 32 33 34 − − − − − − − − 35 36 − 37 38 39 40 41 42 43 44 45 46 47 − 49 50 51 − 52

図中

  　 2.ＣＳ０空間、ライト後プリチャージ挿入ビット　　　　　　
  　 3.ＣＳ０空間、リード後プリチャージ挿入ビット　　　　　　
  　 4.ＣＳ０空間、外部ウェイト有効ビット　　　　　　　　　　
 5〜 8.ＣＳ０空間、バーストサイクルウェイト数設定ビット　　　
 9〜12.ＣＳ０空間、ノーマルサイクルウェイト数設定ビット　　　
13〜14.ＣＳ０空間、バーストレングス設定ビット　　　　　　　　
  　15.ＣＳ０空間、バスサイズ設定ビット　　　　　　　　　　　

  　17.ＣＳ１空間、ライト後プリチャージ挿入ビット　　　　　　
  　18.ＣＳ１空間、リード後プリチャージ挿入ビット　　　　　　
  　19.ＣＳ１空間、外部ウェイト有効ビット　　　　　　　　　　
20〜23.ＣＳ１空間、バーストサイクルウェイト数設定ビット　　　
24〜27.ＣＳ１空間、ノーマルサイクルウェイト数設定ビット　　　
28〜29.ＣＳ１空間、バーストレングス設定ビット　　　　　　　　
  　30.ＣＳ１空間、バスサイズ設定ビット　　　　　　　　　　　

  　32.ＣＳ２空間、ライト後プリチャージ挿入ビット　　　　　　
  　33.ＣＳ２空間、リード後プリチャージ挿入ビット　　　　　　
  　34.ＣＳ２空間、外部ウェイト有効ビット　　　　　　　　　　
35〜36.ＣＳ２空間、バーストレングス設定ビット　　　　　　　　
  　37.ＣＳ２空間、バスサイズ設定ビット　　　　　　　　　　　

  　39.　予備空間、ライト後プリチャージ挿入ビット　　　　　　
  　40.　予備空間、リード後プリチャージ挿入ビット　　　　　　
  　41.　予備空間、外部ウェイト有効ビット　　　　　　　　　　
42〜45.　予備空間、バーストサイクルウェイト数設定ビット　　　
46〜49.　予備空間、ノーマルサイクルウェイト数設定ビット　　　
50〜51.　予備空間、バーストレングス設定ビット　　　　　　　　
  　52.　予備空間、バスサイズ設定ビット

　◆A-Busリフレッシュレジスタ

　図1.21に、A-Busリフレッシュレジスタのマップを示します。 A-Busのリフレッシュについての設定を行います。

図1.21　A-Busリフレッシュレジスタマップ

bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
４
　
　
　
０

25FE00B8H − １２３４５

　図中、

　1.A-Busリフレッシュ出力有効ビット(=0:無効/=1:有効)

　2〜5.A-Busリフレッシュウェイト数設定ビット

　◆SCU SDRAM選択レジスタ

　図1.22に、SCU SDRAM選択レジスタのマップを示します。

図1.22　SCU SDRAM選択レジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
０

25FE00C4H − １

　図中、

　1.SDRAM選択ビット

　◆SCUバージョンレジスタ

　図1.23に、SCUバージョンレジスタのマップを示します。

図1.23　SCUバージョンレジスタマップ
bit
31
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
　
　
　
　

　
　
　
　
３
　
　
０

25FE00C8H − １２３４

　図中、

　1〜4.バージョンナンバ

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★HARDWARE Manual ★SCUユーザーズマニュアル

bit	31		24	23	16	15	8	7		0
+00H	−	読み込みアドレス(バイト単位)(R/W)
+04H	−	書き出しアドレス(バイト単位)(R/W)
+08H	書き出しアドレス(バイト単位)(R)
+0CH	−						１	−	２
+10H	−						３	−		４
+14H	−		５	−	６	−	７	−	８
+18H	−
+1CH	−

bit	31					26		24	23							16	15								7							０
25FE0084H	プログラムRAMデータ(W)

bit	31					26		24	23							16	15								7							０
25FE0088H	−																								データRAM アドレス

bit	31					26		24	23							16	15								7							０
25FE008CH	データRAMデータ(W)

bit	31																						９									０
25FE0090H	−																						カウンタ値

bit	31																							８								０
25FE0094H	−																							セットデータ

bit	31																							８								０
25FE0098H	−																							１	−							２

bit	31																15															０
25FE00A0H	−																１	−	２	３	４	５	６	７	８	９	10	11	12	13	14	15

bit	31							24	23							16	15							8	7							0
25FE00A4	１	２	３	４	５	６	７	８	９	10	11	12	13	14	15	16	−		17	18	19	20	21	22	23	24	25	26	27	28	29	30

bit	31																															０
25FE00A8H	−																															１

bit	31							24	23							16	15							8	7							0
25FE00B0	−	２	３	４	５	６	７	８	９	10	11	12	13	14	−	15	−	17	18	19	20	21	22	23	24	25	26	27	28	29	−	30
25FE00B4	−	32	33	34	−	−	−	−	−	−	−	−	35	36	−	37	38	39	40	41	42	43	44	45	46	47	−	49	50	51	−	52

bit	31																											４				０
25FE00B8H	−																											１	２	３	４	５

bit	31																															０
25FE00C4H	−																															１

bit	31																												３			０
25FE00C8H	−																												１	２	３	４

■1.3 SCUレジスタマップ

◆レベル2-0DMAセットレジスタ

◆DSPプログラム制御ポート

◆DSPプログラムRAMデータポート

◆DSPデータRAMアドレスポート

◆DSPデータRAMデータポート

◆タイマ0コンペアレジスタ

◆タイマ1セットデータレジスタ

◆タイマ1モードレジスタ

◆割り込みマスクレジスタ

◆割り込みステータスレジスタ

◆A-Bus割り込みアクノリッジレジスタ

◆A-Bus設定レジスタ

◆A-Busリフレッシュレジスタ

◆SCU SDRAM選択レジスタ

◆SCUバージョンレジスタ

■1.3　SCUレジスタマップ