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SCUユーザーズマニュアル／第３章　レジスタ詳細

■3.6　A-Bus制御レジスタ

　◆A-Bus割り込みアクノリッジレジスタ

図3.23に、A-Bus割り込みアクノリッジレジスタの詳細を示します。

図3.23　A-Bus割り込みアクノリッジレジスタ(レジスタ：AIAK)初期値 00000000H
bit 
31
  
  
  
  
  
  
24
 
23
  
  
  
  
  
  
16
 
15
  
  
  
  
  
  
8 
7 
  
  
  
  
  
  
0
25FE00BC − − − − − − − − − − − − − − − − − − − − − − − − − − − − − − − １

　A-Bus割り込みアクノリッジ(図3.23中、1［bit 0］)
AIACK(Ｒ／Ｗ)　　A-Bus Interrupt ACKnowledge
　A-Bus上に存在するデバイスからの割り込みの有効／無効を表します。このビットは、読み書き可能なビットです。 表3.9に、ビットの意味を示します。割り込みが要求されると、A-Bus割り込みアクノリッジサイクルを発生し、 割り込み種別データ(16bit)を取り込み、その内容で現在の割り込みの状態を認識できます。このサイクルが発生すると、 AIACKのビットは0になり、A-Bus割り込みが無効になるので、さらにA-Busからの割り込みを受け付けるには、 AIACKビットの再設定が必要です。

表3.9　A-Bus割り込みアクノリッジ内容 
アクセス
状態
内　　　　　容
読み込み
0
A-Bus割り込み無効
1
A-Bus割り込み有効
書き出し
0
A-Bus割り込み無効
1
A-Bus割り込み有効

　◆A-Bus設定レジスタ

　A-Busに接続する空間として、チップセレクト(以後、CSと表記します)0-2の3種類の出力される空間とCSが出力されない予備空間1種類の、合計4種類の空間が用意されています。
　A-Busに関するレジスタは、接続するデバイスによって決定されるので、すべてのデバイスを包含するよう設定されなければなりません。設定後は、むやみにその値を変更しないようにしてください。

　●CS0,1,2,予備空間のA-Bus設定レジスタ
　図3.24にCS0空間とCS1空間、図3.24にCS2空間と予備空間のA-Bus設定レジスタ詳細を示します。

図3.24　A-Bus設定レジスタ［CS0,1空間］(レジスタ：ASR0)初期値 00000000H
bit 
31
  
  
  
  
  
  
24
 
23
  
  
  
  
  
  
16
 
15
  
  
  
  
  
  
8 
7 
  
  
  
  
  
  
0
25FE00B0 − ２ ３ ４ ５ ６ ７ ８ ９ 10 11 12 13 14 − 15 − 17 18 19 20 21 22 23 24 25 26 27 28 29 − 30

図3.25　A-Bus設定レジスタ［CS2,予備空間］(レジスタ：ASR1)初期値 00000000H
bit 
31
  
  
  
  
  
  
24
 
23
  
  
  
  
  
  
16
 
15
  
  
  
  
  
  
8 
7 
  
  
  
  
  
  
0
25FE00B4 − ２ ３ ４ − − − − − − − − ５ ６ − ７ − ９ 10 11 12 13 14 15 16 17 18 19 20 21 − 22

　CS0空間のライト後プリチャージ挿入ビット(図3.24中、2［bit 30］)
A0WPC(Ｗ)　A-Bus CS0 after Write Pre-Charge insert bit
　CS0空間にデータを書き出した後、1クロック分の無処理状態を挿入することができます。 その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。 このビットは、CS0の空間の読み込み後の動作には影響しません。 図3.27に、このビットをセットしたときの動作を示します。

図3.27　ライト後プリチャージ挿入ビット設定時のタイミング

※図中のクロック(CLK)はSCUの内部クロック

　CS0空間のリード後プリチャージ挿入ビット(図3.24中、3［bit 29］)
A0RPC(Ｗ)　　A-Bus CS0 Read Pri-Charge insert bit
　CS0空間のデータを読み込んだ後、1クロック分の無処理状態を挿入することができます。 その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。 このビットは、CS0空間の書き出し後の動作には影響しません。図3.28に、このビットをセットしたとき の動作を示します。
　デバイスの種類によっては、CSをHighにした後に次のCSをLowにするまでに一定期間必要なものがあるため、 このbitをsetします。書き込みも同様にします。

図3.28　リード後プリチャージ挿入ビット設定時のタイミング

※図中のクロック(CLK)はSCUの内部クロック

　CS0空間の外部ウェイト有効ビット(図3.24中、4［bit 28］)
A0EWT(Ｗ)　　A-Bus CS0 External WaiT effective bit
　A-Busを介して、CS0空間をアクセスするときに、外部信号によって強制的にウェイトを入れることができますが、その処理を有効にするか無効にするか決定するビットです。1で有効、0で無効を表します。有効のとき、SCUのウェイトサンプリングの点で外部ウェイト 信号がLowの間はウェイトし続けます。図3.29に、外部ウェイトが無効のときと有効のときとのタイミングチャートの違いを示します。

図3.29　外部ウェイト有効ビット設定によるタイミングの違い

※図中のクロック(CLK)はSCUの内部クロック

　CS0空間のバーストサイクルウェイト数設定ビット(図3.24中、5〜8［bit 27〜24］)
A0BW3-0(Ｗ)　　A-Bus CS0 Burst sycle Wait bit3-0
　CS0空間において、バーストアクセスを行う際の、1サイクルに対するウェイト数の設定を行います。表3.10に設定値を示します。

表3.10　CS0空間バーストサイクル設定値 
ビット
ウェイト数
A0BW3
A0BW2
A0BW1
A0BW0
0
0
0
0
ウェイトしない(ウェイトをサンプルしない)
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　CS0空間のノーマルサイクルウェイト数設定ビット(図3.24中、9〜12［bit 23〜20］)
A0NW3-0(Ｗ)　　A-Bus CS0 Normal cycle Wait bit3-0
　CS0空間において、ノーマルアクセスを行う際の、1サイクルに対するウェイト数の設定を行います。表3.11に設定値を示します。

表3.11　CS0空間ノーマルサイクル設定値 
ビット
ウェイト数
A0NW3
A0NW2
A0NW1
A0NW0
0
0
0
0
ウェイトしない(ウェイトをサンプルしない)
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　CS0空間のバーストレングス設定ビット(図3.24中、13〜14［bit 19〜18］)
A0LN1-0(Ｗ)　　A-Bus CS0 burst LeNgth bit1-0
　CS0空間において、バーストアクセスする際、アクセスするレングス(境界)を指定します。表3.12にレングスの設定値を示します。

表3.12　CS0空間バーストレングス設定値 
ビット
アクセス設定値
A0LN1
A0LN0
0
0
バーストアクセスしない
0
1
4アドレスバーストアクセス
1
0
256アドレスバーストアクセス
1
1
境界なし

　CS0空間のバスサイズ設定ビット(図3.24中、15［bit 16］)
A0SZ(Ｗ)　　A-Bus CS0 bus SiZe bit
　CS0空間において、A-Busのバスサイズを設定します。表3.13に設定値を示します。

表3.13　CS0空間バスサイズ設定値 
A0SZ
バスサイズ設定値
0
16 bit バスを指定
1
8 bit バスを指定

　CS1空間のライト後プリチャージ挿入ビット(図3.24中、17［bit 14］)
A1WPC(Ｗ)　　A-Bus CS1 after Write Pre-Charge insert bit
CS1空間にデータを書き出した後、1クロック分の無処理状態を挿入することができます。その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。このビットは、読み込み後の動作には影響しません。このビットをセットしたときの動作は図3.27を参照してください。

　CS1空間のリード後プリチャージ挿入ビット(図3.24中、18［bit 13］)
A1RPC(Ｗ)　　A-Bus CS1 Read Pre-Charge insert bit
　CS1空間のデータを読み込んだ後、1クロック分の無処理状態を挿入することができます。その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。このビットは、書き出し後の動作には影響しません。 このビットをセットしたときの動作は図3.28を参照してください。

　CS1空間の外部ウェイト有効ビット(図3.24中、19［bit 12］)
A1EWT(Ｗ)　　A-Bus CS1 External WaiT effective bit
　A-Busを介して、CS1空間をアクセスするときに、外部信号によって強制的にウェイトを入れることができますが、その処理を有効にするか無効にするか決定するビットです。1で有効、0で無効を表します。有効のとき、外部信号がLowの間はウェイトし続けます。 外部ウェイトが無効のときと有効のときとのタイミングチャートの違いは図3.29を参照してください。

　CS1空間のバーストサイクルウェイト数設定ビット(図3.24中、20〜23［bit 11〜8］)
A1BW3-0(Ｗ)　　A-Bus CS1 Burst sycle Wait bit3-0
　CS1空間において、バーストアクセスを行う際の、1サイクルに対するウェイト数の設定を行います。表3.14に設定値を示します。

表3.14　CS1空間バーストサイクル設定値 
ビット
ウェイト数
A1BW3
A1BW2
A1BW1
A1BW0
0
0
0
0
ウェイトしない(ウェイトをサンプルしない)
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　CS1空間のノーマルサイクルウェイト数設定ビット(図3.24中、24〜27［bit 7〜4］)
A1NW3-0(Ｗ)　　A-Bus CS1 Normal cycle Wait bit3-0
　CS1空間において、ノーマルアクセスを行う際の、1サイクルに対するウェイト数の設定を行います。表3.15に設定値を示します。

表3.15　CS1空間ノーマルサイクル設定値 
ビット
ウェイト数
A1NW3
A1NW2
A1NW1
A1NW0
0
0
0
0
ウェイトしない(ウェイトをサンプルしない)
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　CS1空間のバーストレングス設定ビット(図3.24中、28〜29［bit 3〜2］)
A1LN1-0(Ｗ)　　A-Bus CS1 burst LeNgth bit1-0
　CS1空間において、バーストアクセスする際、アクセスするレングス(境界)を指定します。表3.16にレングスの設定値を示します。

表3.16　CS1空間バーストレングス設定値 
ビット
アクセス設定値
A1LN1
A1LN0
0
0
バーストアクセスしない
0
1
4アドレスバーストアクセス
1
0
256アドレスバーストアクセス
1
1
境界なし

　CS1空間のバスサイズ設定ビット(図3.24中、30［bit 0］)
A1SZ(Ｗ)　　A-Bus CS1 bus SiZe bit
CS1空間において、A-Busのバスサイズを設定します。表3.17に設定値を示します。

表3.17　CS1空間バスサイズ設定値 
A1SZ
バスサイズ設定値
0
16 bit バスを指定
1
8 bit バスを指定

CS2空間のライト後プリチャージ挿入ビット(図3.25中、2［bit 30］)
A2WPC(Ｗ)　　A-Bus CS2 after Write Pri-Charge insert bit
　CS2空間にデータを書き出した後、1クロック分の無処理状態を挿入することができます。その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。このビットは、読み込み後の動作には影響しません。 このビットをセットしたときの動作は図3.27を参照してください。

　CS2空間のリード後プリチャージ挿入ビット(図3.25中、3［bit 29］)
A2RPC(Ｗ)　　A-Bus CS2 Read Pri-Charge insert bit
　CS2空間のデータを読み込んだ後、1クロック分の無処理状態を挿入することができます。その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。このビットは、書き出し後の動作には影響しません。このビットをセットしたときの動作は図3.28を参照してください。

　CS2空間の外部ウェイト有効ビット(図3.25中、4［bit 28］)
A2EWT(Ｗ)　　A-Bus CS2 External WaiT effective bit
　A-Busを介して、CS2空間をアクセスするときに、外部信号によって強制的にウェイトを入れることができますが、その処理を有効にするか無効にするか決定するビットです。1で有効、0で無効を表します。有効のとき、外部信号がLowの間はウェイトし続けます。、外部ウェイトが無効のときと有効のときとのタイミングチャートの違いは図3.29を参照してください。

　CS2空間のバーストレングス設定ビット(図3.25中、5〜6［bit 19〜18］)
A2LN1-0(Ｗ)　　A-Bus CS2 burst LeNgth bit1-0
　CS2空間において、バーストアクセスする際、アクセスするレングス(境界)を指定します。表3.18にレングスの設定値を示します。

表3.18　CS2空間バーストレングス設定値 
ビット
アクセス設定値
A2LN1
A2LN0
0
0
バーストアクセスしない
0
1
4アドレスバーストアクセス
1
0
256アドレスバーストアクセス
1
1
境界なし

　CS2空間のバスサイズ設定ビット(図3.25中、7［bit 16］)
A2SZ(Ｗ)　　A-Bus CS2 bus SiZe bit
　CS2空間において、A-Busのバスサイズを設定します。表3.19に設定値を示します。

表3.19　CS2空間バスサイズ設定値 
A2SZ
バスサイズ設定値
0
16 bit バスを指定
1
8 bit バスを指定

　予備空間のライト後プリチャージ挿入ビット(図3.25中、9［bit 14］)
A3WPC(Ｗ)　　A-Bus CS3 after Write Pri-Charge insert bit
　予備空間にデータを書き出した後、1クロック分の無処理状態を挿入することができます。その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。このビットは、読み込み後の動作には影響しません。このビットをセットしたときの動作は図3.27を参照してください。

　予備空間のリード後プリチャージ挿入ビット(図3.25中、10［bit 13］)
A3RPC(Ｗ)　　A-Bus CS3 Read Pri-Charge insert bit
　予備空間のデータを読み込んだ後、1クロック分の無処理状態を挿入することができます。その処理を有効にするか無効にするか決定するビットがこのビットです。1で有効、0で無効を表します。このビットは、書き出し後の動作には影響しません。このビットをセットしたときの動作は図3.28を参照してください。

　予備空間の外部ウェイト有効ビット(図3.25中、11［bit 12］)
A3EWT(Ｗ)　　A-Bus CS3 External WaiT effective bit
　A-Busを介して、予備空間をアクセスするときに、外部信号によって強制的にウェイトを入れることができますが、その処理を有効にするか無効にするか決定するビットです。1で有効、0で無効を表します。有効のとき、外部信号がLowの間はウェイトし続けます。、外部ウェイトが無効のときと有効のときとのタイミングチャートの違いは図3.29を参照してください。

　予備空間のバーストサイクルウェイト数設定ビット(図3.25中、12〜15［bit 11〜8］)
A3BW3-0(Ｗ)　　A-Bus CS3 Burst sycle Wait bit3-0
予備空間において、バーストアクセスを行う際の、1サイクルに対するウェイト数の設定を行います。表3.20に設定値を示します。

表3.20　予備空間バーストサイクル設定値 
ビット
ウェイト数
A3BW3
A3BW2
A3BW1
A3BW0
0
0
0
0
ウェイトしない(ウェイトをサンプルしない)
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　予備空間のノーマルサイクルウェイト数設定ビット(図3.25中、16〜19［bit 7〜4］)
A3NW3-0(Ｗ)　　A-Bus CS3 Normal cycle Wait bit3-0
予備空間において、ノーマルアクセスを行う際の、1サイクルに対するウェイト数の設定を行います。表3.21に設定値を示します。

表3.21　予備空間ノーマルサイクル設定値 
ビット
ウェイト数
A3NW3
A3NW2
A3NW1
A3NW0
0
0
0
0
ウェイトしない(ウェイトをサンプルしない)
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　予備空間のバーストレングス設定ビット(図3.25中、20〜21［bit 3〜2］)
A3LN1-0(Ｗ)　　A-Bus CS3 burst LeNgth bit1-0
　予備空間において、バーストアクセスする際、アクセスするレングス(境界)を指定します。表3.22にレングスの設定値を示します。

表3.22　予備空間バーストレングス設定値 
ビット
アクセス設定値
A3LN1
A3LN0
0
0
バーストアクセスしない
0
1
4アドレスバーストアクセス
1
0
256アドレスバーストアクセス
1
1
境界なし

　予備空間のバスサイズ設定ビット(図3.25中、22［bit 0］)
A3SZ(Ｗ)　　A-Bus CS3 bus SiZe bit
　予備空間において、A-Busのバスサイズを設定します。表3.23に設定値を示します。

表3.23　予備空間バスサイズ設定値 
A3SZ
バスサイズ設定値
0
16 bit バスを指定
1
 8 bit バスを指定

　◆A-Busリフレッシュレジスタ

　図3.30に、A-Busリフレッシュレジスタの詳細を示します。

図3.30　A-Busリフレッシュレジスタ(レジスタ：AREF)初期値 00000010H
bit 
31
  
  
  
  
  
  
24
 
23
  
  
  
  
  
  
16
 
15
  
  
  
  
  
  
8 
7 
  
  
  
  
  
  
0
25FE00A0 − − − − − − − − − − − − − − − − − − − − − − − − − − − １ ２ ３ ４ ５

　A-Busリフレッシュ出力有効ビット(図3.30中、1［bit 4］)
ARFEN(Ｗ)　　A-Bus ReFresh ENable bit
　A-Busのリフレッシュサイクルの出力を有効にします。「1」で有効。 　なお、パワーオンリセット時のこのビットの初期値は「１」です。

A-Busリフレッシュ出力有効ビットのユーザーによる変更を禁止します。

　A-Busリフレッシュウェイト数設定ビット(図3.30中、2〜5［bit 3〜0］)
ARWT3-0(Ｗ)　　A-Bus Refresh WaiT bit3-0
　A-Busのリフレッシュサイクルのウェイト数を設定します。表3.24に詳細を示します。

表3.24　A-Busリフレッシュウェイト数 
ビット
ウェイト数
ARWT3
ARWT2
ARWT1
ARWT0
0
0
0
0
ウェイトしない
0
0
0
1
1サイクルウェイト
：
：
：
：
　
1
1
1
0
14サイクルウェイト
1
1
1
1
15サイクルウェイト

　◆A-Bus使用時の制限事項

　A-Bus上にフラッシュメモリを使用した場合の注意事項
A-Bus上にフラッシュメモリを使用した場合、ソフトウェアでライト−ライト間にウェイト を場合、途中で割り込みありいはDMAが発生しライト−ライト間がフラッシュメモリの規定を オーバーし長くなると動作が保証されなくなります。
このため、上記のような条件下でフラッシュメモリを使用している場合は、割り込みおよびDMA を禁止する必要があります。

パワーメモリの使用についても同様の注意が必要です。

　A-BusのACS2以外のエリアを８ビットバスとして使用する場合の制限事項
　A-BusのCS2以外のエリアを８ビットバスとして使用する場合、８ビットバスエリアに バスライトすると、ACSのみがアクティブになるという異常なサイクルが発生する場合があります。
これは、１６ビットバスのエリアをリードあるいはライトした後に８ビットのバスエリアの アドレス　4n+2　(nは整数)番地にバイトライトした場合に発生し、こときの出力状態は、ACSは「アクティブ」 、ARDおよびAWRO、AWR1は「非アクティブ」、データバスは「出力」という状態です。
このような異常状態の発生を防止するため、A-BusのCS2以外のエリアを８ビットバスに割り当てた場合は、以下の いずれかの制限事項が必要になります。

  1. ８ビットバスのエリアへのバイトライトと、１６ビットバスのエリアへのリードあるいはライトを交互に行う場合、割り込み DMA等が不意に発生しないという条件が必要である。
    →割り込みおよびDMAの禁止

  2. ８ビットバスのエリアへのライトは、ワードライトのみとする。

  3. ８ビットバスのエリアへは、ライトリードオンリーとする。

  4. ８ビットバスへの４ｎ＋２（ｎは整数）の番地へのライトは禁止。
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