<13/31>SCUユーザーズマニュアル/第３章/■3.5　割り込み制御レジスタ

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SCUユーザーズマニュアル／第３章　レジスタ詳細

■3.5　割り込み制御レジスタ

　◆割り込みマスクレジスタ

　図3.21に、割り込みマスクレジスタの詳細を示します。レジスタの値が0の時は割り込みをマスクせず、1の時は割り込みをマスクします。

図3.21　割り込みマスクレジスタ(レジスタ：IMS)　初期値 0000BFFFH

bit
31
　
　
　
　
　
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
8

7
　
　
　
　
　
　
0

25FE00A0 − − − − − − − − − − − − − − − − １ − ２３４５６７８９ 10 11 12 13 14 15

　A-Bus割り込みマスクビット(図3.21中、1［bit 15］)

IMS15(Ｗ)　　Interrupt MaSk bit bit15

A-Busの割り込みをマスクするかどうかの指定をします。

注　意
A-Bus割り込みマスクビットは、特殊なカートリッジ接続器機の制御以外は必ずマスク（「１」を設定）してください。

補　足

注　意	A-Bus割り込みマスクビットは、特殊なカートリッジ接続器機の制御以外は必ずマスク（「１」を設定）してください。

「特殊なカートリッジ器機」とは、「XBANDモデム」、「NetLinkモデム」を指します。これらの器機を使用するアプリケーションでは、AｰBus外部割り込みをマスクしないでください。

　スプライト描画終了割り込みマスクビット(図3.21中、2［bit 13］)

IMS13(Ｗ)　　Interrupt MaSk bit bit13

スプライト描画終了の割り込みをマスクするかどうかの指定をします。

　DMAイリーガル割り込みマスクビット(図3.21中、3［bit 12］)

IMS12(Ｗ)　　Interrupt MaSk bit bit12

DMAイリーガルの割り込みをマスクするかどうかの指定をします。

　レベル0-DMA終了割り込みマスクビット(図3.21中、4［bit 11］)

IMS11(Ｗ)　　Interrupt MaSk bit bit11

レベル0-DMA終了の割り込みをマスクするかどうかの指定をします。

　レベル1-DMA終了割り込みマスクビット(図3.21中、5［bit 10］)

IMS10(Ｗ)　　Interrupt MaSk bit bit10

レベル1-DMA終了の割り込みをマスクするかどうかの指定をします。

　レベル2-DMA終了割り込みマスクビット(図3.21中、6［bit 9］)

IMS9(Ｗ)　　Interrupt MaSk bit bit9

レベル2-DMA終了の割り込みをマスクするかどうかの指定をします。

　PAD割り込みマスクビット(図3.21中、7［bit 8］)

IMS8(Ｗ)　　Interrupt MaSk bit bit8

PADからの割り込みをマスクするかどうかの指定をします。

　システムマネージャー割り込みマスクビット(図3.21中、8［bit 7］)

IMS7(Ｗ)　　Interrupt MaSk bit bit7

システムマネージャーからの割り込みをマスクするかどうかの指定をします。

　サウンドリクエスト割り込みマスクビット(図3.21中、9［bit 6］)

IMS6(Ｗ)　　Interrupt MaSk bit bit6

サウンドリクエストの割り込みをマスクするかどうかの指定をします。

　SP終了割り込みマスクビット(図3.21中、10［bit 5］)

IMS5(Ｗ)　　Interrupt MaSk bit bit5

DSP終了の割り込みをマスクするかどうかの指定をします。

　タイマ-1割り込みマスクビット(図3.21中、11［bit 4］)

IMS4(Ｗ)　　Interrupt MaSk bit bit4

タイマ-1の割り込みをマスクするかどうかの指定をします。

　タイマ-0割り込みマスクビット(図3.21中、12［bit 3］)

IMS3(Ｗ)　　Interrupt MaSk bit bit3

タイマ-0の割り込みをマスクするかどうかの指定をします。

　H-ブランク-IN割り込みマスクビット(図3.21中、13［bit 2］)

IMS2(Ｗ)　　Interrupt MaSk bit bit2

H-ブランク-INの割り込みをマスクするかどうかの指定をします。

　V-ブランク-OUT割り込みマスクビット(図3.21中、14［bit 1］)

IMS1(Ｗ)　　Interrupt MaSk bit bit1

V-ブランク-OUTの割り込みをマスクするかどうかの指定をします。

　V-ブランク-IN割り込みマスクビット(図3.21中、15［bit 0］)

IMS0(Ｗ)　　Interrupt MaSk bit bit0

V-ブランク-INの割り込みをマスクするかどうかの指定をします。

　◆割り込みステータスレジスタ

図3.22に、割り込みステータスレジスタの詳細を示します。

図3.22　割り込みステータスレジスタ(レジスタ：IST)　初期値 00000000H

bit
31
　
　
　
　
　
　
24

23
　
　
　
　
　
　
16

15
　
　
　
　
　
　
8

7
　
　
　
　
　
　
0

25FE00A4 １２３４５６７８９ 10 11 12 13 14 15 16 − − 17 18 19 20 21 22 23 24 25 26 27 28 29 30

　割り込みステータスレジスタに対して書き込みを行うと、割り込み発生としてセットされるべきビットがセットされない場合があります。そのため、このレジスタに対する書き込みを禁止します。

表3.8　割り込みステータスビット内容(R)

状態	内　　容
０	割り込みが発生していない
１	割り込みが発生している

　外部割り込みステータスビット(図3.22中、1〜16［bit31〜16］)

IST31-16(R)　　Interrupt STatus bit bit31-16

　外部割り込み15(図中、1)〜外部割り込み0(図中、16)の16本の外部割り込みのステータスを表します。

　スプライト描画終了割り込みステータスビット(図3.22中、17［bit 13］)

IST13(R)　　Interrupt STatus bit bit13

　スプライト描画終了の割り込みのステータスを表します。

　DMAイリーガル割り込みステータスビット(図3.22中、18［bit 12］)

IST12(R)　　Interrupt STatus bit bit12

　DMAイリーガルの割り込みのステータスを表します。

　レベル0-DMA終了割り込みステータスビット(図3.22中、19［bit 11］)

IST11(R)　　Interrupt STatus bit bit11

　レベル0-DMA終了の割り込みのステータスを表します。

　レベル1-DMA終了割り込みステータスビット(図3.22中、20［bit 10］)

IST10(R)　　Interrupt STatus bit bit10

　レベル1-DMA終了の割り込みのステータスを表します。

　レベル2-DMA終了割り込みステータスビット(図3.22中、21［bit 9］)

IST9(R)　　Interrupt STatus bit bit9

　レベル2-DMA終了の割り込みのステータスを表します。

　PAD割り込みステータスビット(図3.22中、22［bit 8］)

IST8(R)　　Interrupt STatus bit bit8

　PADからの割り込みのステータスを表します。

　システムマネージャー割り込みステータスビット(図3.22中、23［bit 7］)

IST7(R)　　Interrupt STatus bit bit7

　システムマネージャーからの割り込みのステータスを表します。

　サウンドリクエスト割り込みステータスビット(図3.22中、24［bit 6］)

IST6(R)　　Interrupt STatus bit bit6

　サウンドリクエストの割り込みのステータスを表します。

　DSP終了割り込みステータスビット(図3.22中、25［bit 5］)

IST5(R)　　Interrupt STatus bit bit5

　DSP終了の割り込みのステータスを表します。

　タイマ-1割り込みステータスビット(図3.22中、26［bit 4］)

IST4(R)　　Interrupt STatus bit bit4

　タイマ-1の割り込みのステータスを表します。

　タイマ-0割り込みステータスビット(図3.22中、27［bit 3］)

IST3(R)　　Interrupt STatus bit bit3

　タイマ-0の割り込みのステータスを表します。

　H-ブランク-IN割り込みステータスビット(図3.22中、28［bit 2］)

IST2(R)　　Interrupt STatus bit bit2

　H-ブランク-INの割り込みのステータスを表します。。

　V-ブランク-OUT割り込みステータスビット(図3.22中、29［bit 1］)

IST1(R)　　Interrupt STatus bit bit1

　V-ブランク-OUTの割り込みのステータスを表します。

　V-ブランク-IN割り込みステータスビット(図3.22中、30［bit 0］)

IST0(R)　　Interrupt STatus bit bit0

　V-ブランク-INの割り込みのステータスを表します。

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bit	31							24	23							16	15							8	7							0
25FE00A0	−	−	−	−	−	−	−	−	−	−	−	−	−	−	−	−	１	−	２	３	４	５	６	７	８	９	10	11	12	13	14	15

bit	31							24	23							16	15							8	7							0
25FE00A4	１	２	３	４	５	６	７	８	９	10	11	12	13	14	15	16	−	−	17	18	19	20	21	22	23	24	25	26	27	28	29	30

■3.5 割り込み制御レジスタ

◆割り込みマスクレジスタ

◆割り込みステータスレジスタ

■3.5　割り込み制御レジスタ

　◆割り込みマスクレジスタ

　◆割り込みステータスレジスタ