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SCUユーザーズマニュアル／第４章 ＤＳＰ制御
演算命令
ＡＬＵ制御命令
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|アセンブラ
NOP
- 動作内容
- ALU命令部が未処理になります。
- 記述式
- label: NOP
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | ０ | ０ | ０ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- 変化しません。
- 備 考
- なし。
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|アセンブラ
AND
- 動作内容
- [ACL]と[PL]の論理積をとります。
- 記述式
- label: AND
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | ０ | ０ | １ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果が負の時１、それ以外０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;０になります。
- 備 考
- なし。
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|アセンブラ
OR
- 動作内容
- [ACL]と[PL]の論理和をとります。
- 記述式
- label: OR
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | ０ | １ | ０ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果が負の時１、それ以外０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;０になります。
- 備 考
- なし。
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|アセンブラ
XOR
- 動作内容
- [ACL]と[PL]の排他的理和をとります。
- 記述式
- label: XOR
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | ０ | １ | １ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果が負の時１、それ以外０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;０になります。
- 備 考
- なし。
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|アセンブラ
ADD
- 動作内容
- [ACL]と[PL]を加算します。
- 記述式
- label: ADD
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | １ | ０ | ０ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果が負の時１、それ以外０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;演算結果でキャリー発生時１、それ以外０になります。
- V;演算結果がオーバーフロー(48bitを越えた)の時１、それ以外０になります。
- 備 考
- なし。
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|アセンブラ
SUB
- 動作内容
- [ACL]と[PL]を減算します。
- 記述式
- label: SUB
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | １ | ０ | １ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果が負の時１、それ以外０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;演算結果でキャリー発生時１、それ以外０になります。
- V;演算結果がアンダーフローの時１、それ以外０になります。
- 備 考
- なし。
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|アセンブラ
AD2
- 動作内容
- [ACH][ACL]と[PH][PL]を加算します。
- 記述式
- label: AD2
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | ０ | １ | １ | ０ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果が負の時１、それ以外０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;演算結果でキャリー発生時１、それ以外０になります。
- V;演算結果がオーバーフロー(48bitを越えた)時１、それ以外０になります。
- 備 考
- なし。
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|アセンブラ
SR
- 動作内容
- [ACL]の値を１ビット右シフトし、bit0の値をＣフラグに格納すます。
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- 記述式
- label: SR
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | １ | ０ | ０ | ０ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果のMSBが１の時１、０の時０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;入力データのb0の値が１の時１、０の時０になります。
- ACL;1ビット右にシフトシフトし、最上位ビット(b31)は変化しません。
- 備 考
- なし。
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|アセンブラ
RR
- 動作内容
- [ACL]の値を１ビット右ローテイトします。
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- 記述式
- label: RR
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | １ | ０ | ０ | １ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果のMSBが１の時１、０の時０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;入力データのb0の値が１の時１、０の時０になります。
- ACL;1ビット右にシフトシフトし、最下位ビット(b0)が最上位(b31)ビットに移ります。
- 備 考
- なし。
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|アセンブラ
SL
- 動作内容
- [ACL]の値を１ビット左シフトします。
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- 記述式
- label: SL
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | １ | ０ | １ | ０ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果のMSBが１の時１、０の時０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;入力データのb31の値が１の時１、０の時０になります。
- ACL;1ビット左にシフトシフトし、最下位ビット(b0)が０になります。
- 備 考
- なし。
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|アセンブラ
RL
- 動作内容
- [ACL]の値を１ビット左ローテイトします。
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- 記述式
- label: RL
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | １ | ０ | １ | １ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果のMSBが１の時１、０の時０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;入力データのb31の値が１の時１、０の時０になります。
- ACL;1ビット左にシフトシフトし、最上位ビット(b31)が最下位ビット(b0)に移ります。
- 備 考
- なし。
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|アセンブラ
RL8
- 動作内容
- [ACL]の値を８ビット左ローテイトします。
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- 記述式
- label: RL8
- インストラクションコード
| 31 | | | | | 26 | | |
| | | | | | | |
| | | | | | | |
| | | | | | | ０ |
| ０ | ０ | １ | １ | １ | １ | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
− | − | − | − | − | − | − | − |
-
- フラグ
- S;演算結果のMSBが１の時１、０の時０になります。
- Z;演算結果が０の時１、それ以外０になります。
- C;入力データのb24の値が１の時１、０の時０になります。
- ACL;8ビット左にローテイトします。
- 備 考
- なし。
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Copyright SEGA ENTERPRISES, LTD., 1997
