図表目次

表

第１章　サウンドシステム構成

表1.1　サウンドメモリーマッピング（概要）

表1.2　リセット後の初期化設定データ

表1.3　リセットベクタ

表1.4　サウンドＣＰＵ用の割り込みベクターテーブル表

表1.5　レジスタ設定表

第４章　SCSPレジスタ

表4.1　スロット別アドレスマップ

表4.2　スロット別制御レジスタ

表4.3　SCSP共通制御レジスタ

表4.4　音データスタック

表4.5　DSP制御レジスタ

表4.6　DSPマイクロプログラム

表4.7　DSP内バッファマップ

表4.16　MDXSL・MDYSLとスロットとの関係

表4.10　レジスタ設定値によるアドレス最大変位

表4.18　TLと減衰量と波形の振幅

表4.12　セント数に対する実周波数

表4.13　FNS.OCTパラメータ表

表4.14　発振器の発振周波数

表4.15　LFOによるAM変調波形

表4.16　LFOによるPM変調波形

表4.17　振幅変調および周波数変調の度合い

表4.18　IMXLとMIXSに入力できるソース数の関係

表4.19　ミックススタックレジスタ入力レベル

表4.20　D/Aコンバータ出力レベル

表4.21　DIPANによる定位データ

表4.22　D/Aコンバータへの送出レベル

表4.23　EFPANによる定位データ

表4.24　各EFREG,EXTSに対応するEFSDL,EFPANのレジスタアドレス

表4.25　メモリ容量

表4.26　タイマAのインクリメント周期

表4.27　タイマBのインクリメント周期

表4.28　タイマCのインンクリメント周期

表4.29　TACTL,TBCTL,TCCTLの設定値に対するカウント周期

表4.30　最短割り込み時間と最長割り込み時間

表4.31　割込みレジスタのビット要因

表4.32　DMA転送方向

表4.33　DMA転送

表4.34　RBLとリングバッファ長

図

第１章　サウンドシステム構成

図1.1　サウンドブロック

第２章　SCSP概要

図2.3　リセットシーケンス（動作順序図）

図2.4　割り込みの関係

図3.1　CD-DA経路

図2.1　SCSPチップブロック図

第３章　SCSP機能

図3.1　アクセス概要

図3.2　メモリアクセス優先度

第４章　SCSPレジスタ

図4.1　SCSPメモリマップ(1906Word)

図4.2　KEY_ONおよびKEY_OFF機能

図4.3　ノイズ発生に関わるブロック図とLFOの関係

図4.4　ループの種類

図4.5　ループの波形

図4.6　アタック状態遷移中のKEY_OFF

図4.7　ディケイ状態遷移中のKEY-OFF

図4.8　減衰量の変化

図4.9　アタック状態からディケイ１への遷移(1)

図4.10　アタック状態からディケイ１への遷移(2)

図4.11　アタック状態からディケイ１への遷移（3）

図4.12　スロットのブロック図

図4.13　波形アドレス生成演算部

図4.14　波形アドレス生成・波形データ読み出し

図4.15　アドレスポインタ出力拡大図

図4.16　周波数アドレスポインタ出力値

図4.17　ＦＭ音声合成実行時のアドレスポインタ出力値(1)

図4.18　ＦＭ音声合成実行時のアドレスポインタ出力値(2)

図4.19　ノーマルループ

図4.20　リバースループ

図4.21　オルタネーティブループ

図4.22　ＦＭ音源構成図

図4.23　平均化演算の式

図4.24　スロットの演算及びサウンドスタックの状態

図4.25　スロットがサウンドスタックにライトされるまでの時間差

図4.26　スロットの平均化演算

図4.27　4スロット構成のアルゴリズム

図4.28　スロット0のアルゴリズム

図4.29　スロット2アルゴリズム

図4.30　スロット2アルゴリズム(入力スロット別)

図4.31　スロット3アルゴリズム

図4.32　MDL変調度

図4.33　波形読み出しアドレスによる最大変位

図4.34　ＦＭ合成時のアドレス変位

図4.35　クリッピング処理時のウェーブデータ

図4.36　スロットの接続数

図4.37　セルフフィードバック変調

図4.38　多段フィードバック

図4.39　複合フィードバック

図4.40　複合変調

図4.41　FM構成アルゴリズムパターン１

図4.42　FM構成アルゴリズムパターン２

図4.43　7スロット ＦＭ構成

図4.44　TLのbit4=1時のウェーブデータ

図4.45　OCTとFNSの関係

図4.46　LFOのブロック図

図4.47　デジタルミキサブロック図

図4.48　ダイレクト成分とエフェクト成分の経路

図4.49　DSPによる定位演算

図4.50　デジタルミキサブロックダイアグラム

図4.51　SCSPとDACの接続

図4.52　メモリアドレスマッピング図

図4.53　MIDI-I/Fブロック図

図4.54　MIDI OUT部と割り込み発生部

図4.55　サウンド割り込み信号接続図

図4.56　割込みレジスタのビット対応

図4.57　3ビットコードとレジスタの対応

図4.58　割込みレベル設定レジスタフォーマット

図4.59　DMAコントローラブロック図

第５章　SCSP内DSPの動作

図5.1　DSP構成図