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★HARDWARE Manual
★SCUユーザーズマニュアル
SCUユーザーズマニュアル
索 引
【Ａ】
【Ｂ】
【Ｃ】
【Ｄ】
【Ｅ】
【Ｊ】
【Ｌ】
【Ｐ】
【Ｒ】
【Ｓ】
【Ｖ】
- ▲【Ａ】
- A-Bus
- A-Bus制御レジスタ
- A-Bus設定レジスタ(CS0,1空間)
- A-Bus設定レジスタ(CS2,および予備空間)
- A-Bus設定レジスタマップ
- A-Busリフレッシュウェイト数
- A-Busリフレッシュレジスタ
- A-Busリフレッシュレジスタマップ
- A-Bus割り込みアクノリッジ内容
- A-Bus割り込みアクノリッジレジスタ
- A-Bus割り込みアクノリッジレジスタマップ
- ▲【Ｂ】
- B-Bus
- ▲【Ｃ】
- CPUからDSPプログラムの強制停止制御
- CPUからDSPプログラムの実行開始制御
- CS0,1,2,予備空間のA-Bus設定レジスタ
- CS0空間ノーマルサイクル設定値
- CS0空間バスサイズ設定値
- CS0空間バーストサイクル設定値
- CS0空間バーストレングス設定値
- CS1空間ノーマルサイクル設定値
- CS1空間バスサイズ設定値
- CS1空間バーストサイクル設定値
- CS1空間バーストレングス設定値
- CS2空間バスサイズ設定値
- CS2空間バーストレングス設定値
- ▲【Ｄ】
- D0バスからDSPへのデータ転送の特徴
- DMA-イリーガル割り込み
- DMA許可レジスタ
- DMA終了割り込み
- DMA制御レジスタ
- DMA転送基本動作
- DMA命令の実行
- DMA命令フォーマット1
- DMA命令フォーマット2
- DMAモード
- DMAモード、アドレス更新、起動要因選択レジスタ
- DSPからD0バスへのデータ転送の特徴
- DSPから起動された時のDMA転送可能エリア
- DSP終了割り込み
- DSP制御ポート
- DSPデータRAMアドレスポート
- DSPデータRAMアドレスポートマップ
- DSPデータRAMデータポート
- DSPデータRAMデータポートマップ
- DSPデータのアクセスStep1
- DSPデータのアクセスStep2
- DSPデータのアクセスStep3
- DSP内部ブロック図
- DSPプログラムRAMデータポート
- DSPプログラムRAMデータポートマップ
- DSPプログラム制御ポート
- DSPプログラム制御ポートマップ
- DSPプログラムのロードStep1
- DSPプログラムのロードStep2
- DSPプログラムのロードStep3
- ▲【Ｅ】
- END命令の実行
- END命令フォーマット
- ▲【Ｊ】
- JUMP命令フォーマット
- JUMP命令の実行
- ▲【Ｌ】
- Load Immediate命令フォーマット1(無条件転送)
- Load Immediate命令フォーマット2(条件転送)
- LOOP BOTTOM命令フォーマット
- LOOPプログラムの実行
- ▲【Ｐ】
- PAD割り込み
- ▲【Ｒ】
- RAMページ選択
- ▲【Ｓ】
- SCSP
- SCU
- SCU-DMA間接モードの禁止事項
- SCU SDRAM選択レジスタマップ
- SCU SDRAM選択ビット
- SCU概要
- SCU制御レジスタ
- SCUバージョンレジスタ
- SCUバージョンレジスタマップ
- SCU-プロセッサ間の通信単位
- SCU-プロセッサ間の転送具体例
- SCUマッピング(Cashe_address)
- SCUマッピング(Cashe_through_address)
- SCUレジスタマップ
- SMPC
- SMPC割り込み
- ▲【Ｖ】
- VDP1
- VDP2
【あ】
【か】
【さ】
【た】
【は】
【ま】
【や】
【ら】
【わ】
- ▲【あ】
- アドレス加算値設定によるDMA転送実行例
- アドレス更新ビットによるDMA動作の違い
- 演算命令フォーマット
- オペランド実行方法
- ▲【か】
- 外部ウェイト有効ビット設定によるタイミングの違い
- 書き出しアドレス加算値
- 書き出しアドレス加算値の指定
- 間接モードDMA転送フロー
- 起動要因詳細
- キャッシュヒット時の動作説明
- ▲【さ】
- サウンド-Request割り込み
- サブルーチンプログラムの実行
- システム構成図
- スプライト描画終了割り込み
- ▲【た】
- タイマ0コンペアレジスタ
- タイマ0コンペアレジスタマップ
- タイマ0割り込み発生過程
- タイマ1セットデータレジスタ
- タイマ1セットデータレジスタマップ
- タイマ1発生選択内容
- タイマ1モードレジスタ
- タイマ1モードレジスタマップ
- タイマ1割り込み発生過程(タイマ0と同期)
- タイマ1割り込み発生過程(タイマ0と非同期)
- タイマ動作内容
- タイマレジスタ
- 直接モードDMA転送動作詳細
- データ
- データ書き込み例(間接モード)
- 特殊処理の実行
- ▲【は】
- ブランキング割り込み詳細
- ブロック図
- ▲【ま】
- メインCPU
- メインCPUから起動された時のDMA転送可能エリア
- 命令一覧
- ▲【や】
- 読み込みアドレス加算値
- 予備空間ノーマルサイクル設定値
- 予備空間バスサイズ設定値
- 予備空間バーストサイクル設定値
- 予備空間バーストレングス設定値
- ▲【ら】
- ライト後プリチャージ挿入ビット設定時のタイミング
- リード後プリチャージ挿入ビット設定時のタイミング
- レベル0転送バイト数
- レベル2-0DMA許可ビット
- レベル2-0DMAセットレジスタマップ
- レベル2-0DMAモード、アドレス更新、起動要因選択レジスタ
- レベル2-0アドレス加算値
- レベル2-0書き出しアドレス
- レベル2-0読み込みアドレス
- レベル2-1転送バイト数
- ▲【わ】
- ワークRAM領域の内容
- 割り込みステータスビット内容
- 割り込みステータスレジスタ
- 割り込みステータスレジスタマップ
- 割り込み制御レジスタ
- 割り込みマスクレジスタ
- 割り込みマスクレジスタマップ
- 割り込み要因
- 割り込み要因総称
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